進階搜尋


   電子論文尚未授權公開,紙本請查館藏目錄
(※如查詢不到或館藏狀況顯示「閉架不公開」,表示該本論文不在書庫,無法取用。)
系統識別號 U0026-1707201621592200
論文名稱(中文) 小信號功率金屬氧化半導場效電晶體元件微縮設計與製程研究
論文名稱(英文) Studies of Small Signal Power MOSFET Device Die Shrink Design and Process
校院名稱 成功大學
系所名稱(中) 電機工程學系
系所名稱(英) Department of Electrical Engineering
學年度 104
學期 2
出版年 105
研究生(中文) 鄭凱文
研究生(英文) Kai-Wen Cheng
學號 vj6022033
學位類別 碩士
語文別 中文
論文頁數 56頁
口試委員 指導教授-李文熙
口試委員-李炳鈞
口試委員-洪茂峰
口試委員-王仲豪
口試委員-葉昇平
中文關鍵字 功率金屬氧化半導場效電晶體  微縮技術  導通電阻  溝槽式結構 
英文關鍵字 Power MOSFET  Die Shrink  On-state Resistance  Trench Structure 
學科別分類
中文摘要 本論文研究在不同的功率金屬氧化半導場效電晶體(Power MOSFET)器件設計準則下,透過對MOSFET元件特性的了解後,利用更高Cell密度的設計準則,並在能維持原有的功能特性前提下,來設計出尺寸更小的元件,在微縮設計過程中,MOSFET元件的幾個重要參數為需克服的障礙,例如: 導通電壓、導通電阻、崩潰電壓、抗靜電能力、動態參數等,所以本研究先透過代工廠提供的設計準則及元件模擬的特性,來找出一些可能的尺寸及製程參數,之後在基於這些條件進行實驗設計(DOE),DOE過程中將依據製程參數的調整與電性的關聯性來逐步修正,以達到符合最終所要的元件特性,因此本研究除了需具備對MOSFET的理論基礎外,對於製程參數變動對電性特性產生的影響趨勢,也必須清楚的掌握,如此才能於較小的面積製作出相同效益的產品。
英文摘要 The objective of this thesis is to investigate the possibility of die shrink by using a higher density Cell design criteria and maintaining the original electrical features based on the understanding of the MOSFET device characteristics and on the different design guidelines for Power MOSFET. In the MOSFET Die Shrink design, there are several important parameters that are obstacles to be overcome, such as Threshold voltage, On-state resistance, Breakdown voltage, Electro-Static Discharge capability, and other dynamic parameters. First, based on the design criteria and the simulation of device characteristics, possible sizes and process parameters are identified to serve as the conditions to carry out the design of experiments (DOE). In the DOE process, the gradual adjustment will be made according to the relevance between process parameters and electricity in order to achieve the final characteristics expected of device specification. Therefore, not only is the MOSFET theory necessary in this study, but also the understanding of the relation between process parameters and electricity is indispensable to create a smaller size device with the same performance as the one before shrinking.
論文目次 摘要...I
誌謝...VII
目錄...VIII
表目錄...X
圖目錄...XI
第一章 緒論...1
1.1 研究背景...1
1.2 研究動機與目的...2
第二章 功率金屬氧化半導場效電晶體介紹...4
2.1 Power MOSFET結構...4
2.2 溝槽式Power MOSFET電性特性...6
2.3 溝槽式Power MOSFET電容特性...11
2.4 溝槽式Power MOSFET製程技術...16
第三章 溝槽式MOSFET微縮元件模擬、設計及製程研究...22
3.1 製程介紹...22
3.2 元件模擬...26
3.3 元件Layout設計...32
第四章 結果與討論...35
4.1 電性規格與目標水準...35
4.2 實驗設計DOE1結果...36
4.3 實驗設計DOE2結果...37
4.4 實驗設計DOE3結果...39
4.5 實驗設計DOE4結果...43
4.6 實驗設計DOE5結果...45
4.7 實驗設計DOE6結果...46
第五章 結論與未來方向...51
5.1 結論...51
5.2 未來方向...53
文獻參考...54
參考文獻 [1] 徐韶華, ”90柰米技術之高介電常數閘極電晶體在負偏壓溫度不穩定性之可靠度研究", 國立高雄大學碩士論文, 2007
[2] 陳榮祥, ”受外界機械應力下功率電晶體之電性分析及可靠度研究”, 國立中山大學論文, 2009
[3] 董正暉, ”功率電晶體低導通電組及高頻化之改良研究”, 逢甲大學碩士論文, 2005
[4] 楊益泉, ”溝槽式閘極功率金氧半場效電晶體Qgd特性改善研究”, 國立交通大學碩士論文, 2008
[5] 陳啟文、顏培仁、吳明瑞、簡鐸欣、簡鳳佐、董正暉、涂高維、蘇世宗, ”淺接面結構對功率電晶體電性改善之研究”, 明新學報31 期, 2005
[6] 施敏、張俊彥, ”半導體元件物理與製作技術-修訂版”, 高立出版, 1999
[7] 沈伟星, ”基于TCAD的低壓溝槽MOSEFT柵漏電荷的研究, 上海大学微电子研究与开发中心”, 1957
[8] 郭家榮、周耀, ”DC-DC開關源管理晶片的設計”, 微計算機信息第一期, 2005
[9] Darwish M, ”Next generation semiconductors for DC-to-DC onverters”, Proc Bipolar/BiCMOS Circuits and Tech Meeting, 2003
[10] 簡鳳佐, ”功率金氧半電晶體(Power MOSFET)之簡介”,電子資訊專刊20卷第1期, 2014
[11] Hideo Sunami, “Dimension Increase in Metal-Oxide-Semiconductor Memories and Transistors”, DOI:10.5772/8638, 2010
[12] B.J. Baliga, “Trends in Power Discrete Devices”, Process of International Symposium on Power Semiconductor Devices p.5, 1998
[13] Alpha & Omega semiconductor corporation,“Power mosfet basics”, http://www.aosmd.com/, 2009
[14] 施敏, ”半導體元件物理與製造技術”,國立交通大學出版社, 2002
[15] K.S.Oh, “semiconductor MOSFET basic”, Failchild, 2000
[16] 陳連春, ”電功率MOSFET應用技術”, 建興出版社, 2000
[17] 山崎浩著、溫榮弘編譯, ”Power MOSFET應用技術”, 全華科技圖書出版, 2007
[18] Jin He et al,“Linearly graded doping drift region: a novel lateral voltage-sustaining layer used for improvement of RESURF LDMOS transistor performances”, IOP electronic Journals, 2002
[19] 吴晓鹏、张娜, ”溝槽柵低壓功率MOSFET的發展(上)”, 北京工业大学功率器件及功率集成电路研究室, 2008
[20] A.J.Yiin, R.D.Schrimpf, and K.F.Galloway,“Gate-Charge Measurements for Irradiated N-Channel DMOS Power Transistors", IEEE Trans. Nucl.Sci., vol.38,pp.1352-1358, 1991
[21] 张娜、吴晓鹏, ”溝槽柵低壓功率MOSFET的發展(下)”, 北京工业大学功率器件及功率集成电路研究室, 2008
[22] Mohamed Darwish, Christiana Yue, Kam Hong Lui, Frederick Giles, Ben Chan,Kuo-in Chen, Deva Pattanayak, Qufei Chen, Kyle Terrill, and King Owyang,“A New Power W-Gate Trench MOSFET (WMOSFET) with High Switching Performance”, International Symposium on Power Semiconductor Devices, 2003
[23] M.A.A. in’t Zandt et al., “Record-low 4 mΩ•mm2 specific on-resistance for 20V Trench MOSFETs”, ISPSD, 2003
[24] B. Jayant Baliga et al., “The Accumulation-Mode Field-Effect Transistor: A New UltralowOn-Resistance MOSFET”, IEEE Electron Device Letters vol.13 NO.8, 1992
[25] Steven T. Peake et al., “Fully Self-Aligned Power Trench-MOSFET Utilising 1μm Pitch and 0.2μm Trench Width”, ISPSD, 2002
[26] Jun Zeng et al., “An Ultra Dense Trench-Gated Power MOSFET Technology Using A Self-Aligned Process”, ISPSD, 2001
[27] R.J.E. Hueting et al., “Switching Performance of Low-Voltage N-Channel Trench MOSFETs”, ISPSD, 2002
[28] Steven T. Peake et al.,“A Novel High Side FET with Reduced Switching Losses”, ISPSD, 2003
[29] Richard A. Blanchard et al., ”Grooved DMOS process with varying gate dielectric thickness”, US patent 4,914,058,1990
[30] Fwu-Iuan Hshieh, ”Double gate-oxide for reducing gate-drain capacitance in trenched DMOS with high-dopant concentration buried-region under trenched gate”, US patent 6,262,453, 2001
[31] Mohamed Darwish et al., “A New Power W-Gated Trench MOSFET (WMOSFET) with High Switching Performance”, ISPSD, 2003
[32] Silvaco corporation:http://www.silvaco.com/
論文全文使用權限
  • 同意授權校內瀏覽/列印電子全文服務,於2021-07-17起公開。


  • 如您有疑問,請聯絡圖書館
    聯絡電話:(06)2757575#65773
    聯絡E-mail:etds@email.ncku.edu.tw